数字电路_实验5: 时序逻辑实验——计数器功能测试及应用

曾巧文 发布于:2012-5-1 23:26 分类:数字电路 标签: 实验 数字电路

 

1.实验目的与要求

通过实验, 掌握74163的工作原理和其应用。

2.实验设备

l  硬件:PC                           一台

         数字电路实验教学平台             一台

l  软件:Quartus II 6.0集成开发环境

3.实验内容

    (1) 运用74163实现加法计数,并通过LED灯显示结果;

    (2) 运用8count74138实现跑马灯;

    (3) 运用74163实现序列产生器。

4.实验预习要求

(1)  仔细阅读课本第三章的计数器,理解计数器原理和功能。

5.实验原理

   (1) 74163原理图如图1所示。CLRN是低电平有效的同步清0信号,在所有优先信号中优先权最高。LDN是低电平有效的同步置数信号。DCBA是需要置入的并行数据输入端。QAQBQCQD是数据输出。ENTENP为计数控制信号,只有当ENTTNP同时为1时,计数才能计数。RCO是进位输出。通过设置时钟信号和控制信号就可以实现4位加法计数器,在QA~QD数据端接上LED灯的信号脚就可看到加法结果的输出效果。参考逻辑图如图2所示。

1

                                  2

    (2) 利用8位计数器(8count)实现走马灯的参考逻辑图如图3所示。系统时钟频率是24.576Mhz。一个8count可以实现256分频,利用38count级联分频,并把末级分频得到的频率接到741383个输入端,译码输出端接到8LED灯上,8LED灯依次被点亮,这样便实现走马灯的效果。

3

(3) 序列产生器是一种能够在时钟脉冲作用下产生周期性序列输出的数字电路,利用计数器74163的状态循环特性和数据选择器75151就可以实现计数型周期序列产生器。参考逻辑图如图4所示。图4是计数器74163和数据选择器74151构成周期性“ 10101010序列产生器。当74163QCQBQA000~111间循环时,74151将依次选择D0~D7作为输出,从而在Y输出端周期性地产生10101010序列输出。74163中的CLK时钟输入端接上delay信号,delay信号是对系统时钟分频得到的信号。为了便于观察结果,delay时钟信号分到1s左右。

4

 

在数字电路实验教学平台各个LED管对应的FPGA控制管脚表1所示:

LED0

LED1

LED2

LED3

LED4

LED5

LED6

LED7

234

233

1

2

222

221

180

179

1

   拨码开关对应的FPGA控制管脚表2所示:

SW1

SW2

SW3

SW4

SW5

SW6

SW7

SW8

77

75

73

67

65

63

61

58

2

按键、蜂鸣器和时钟引脚对应的FPGA控制管脚表3所示:

KEY1

KEY2

KEY3

KEY4

KEY5

KEY6

BUZZ

CLK

49

53

55

57

59

60

214

153

3

 

6.实验步骤

(1) 启动Quartus II 6.0,利用建立工程向导建立一个工程文件。

    (2) 选择File->New->Block Diagram/Schematic,建立一个原理图输入文件。

    (3) 双击原理图空白处,输入所要添加的器件(741637483),然后设置引脚的输入、输出值,编译通过后对引脚进行IO分配,并把没用到的引脚设置为三态输入(Assignments->Device->Device&Pin Options->Unused Pins->As input tri-stated)

     (4) 把编译成功的文件下载到核心板上,观察结果。

     (5) 填写实验报告(可以在背面填写或者另添纸填写)。

 实验五  时序逻辑实验——计数器功能测试及应用

基础实验

1.      给出 74163实现加法计数的逻辑图并分析其原理。

 

 

2.      给出利用8count74138实现跑马灯逻辑图并分析其原理。

 

3.      给出74163实现序列产生器的逻辑图并分析其原理。

 

 

  

高级实验

1. 请设计一个秒表,功能越完善越好。

 

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